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一種低成本的硅垂直互連技術(shù)
近年來(lái)，隨著三維疊層封裝技術(shù)和MEMS封裝技術(shù)的發(fā)展，硅垂直互連技術(shù)正在受到越來(lái)越多的重視 [1]。這一技術(shù)通過(guò)在硅片上制作出垂直電互連來(lái)實(shí)現(xiàn)芯片正面與背面或上下芯片之間的互連，從而縮短了互連線的長(zhǎng)度并為芯片提供更為優(yōu)異的電性能。其應(yīng)用包括：臺(tái)面MOS功率器件的倒裝芯片封裝[2]、垂直集成傳感器陣列的制造 [3]、RF-MEMS器件的封裝[4]、高性能硅基板的開(kāi)發(fā) [5]和芯片的三維疊層封裝[6]。
制作硅垂直互連的基本步驟為：利用激光熔融[2]、深層等離子體刻蝕[3-4,6] 、光輔助電化學(xué)刻蝕[5]或KOH刻蝕[7] 等方法之一，在硅片上制作通孔；然后再利用濺射、電鍍或化學(xué)鍍等方式在通孔上沉積金屬層，實(shí)現(xiàn)硅垂直電互連。
雖然采用KOH濕法刻蝕工藝制作的硅通孔孔徑較大，縱深比較低；但對(duì)于具有低、中引出端數(shù)的三維封裝和高性能硅基板，其作為一種低刻蝕溫度、低制造成本且適合于批量生產(chǎn)的硅通孔制作工藝，能夠達(dá)到成本、性能化。
銅由于具有較低的電阻率和工藝成本常被用于金屬化互連的導(dǎo)電層；但銅易腐蝕、易擴(kuò)散且與介質(zhì)層的結(jié)合強(qiáng)度較弱，使得銅布線暴露在大氣中或直接在其上淀積介質(zhì)層時(shí)，都會(huì)影響到銅導(dǎo)電層的電性能和可靠性 [8-9]。因此，利用化學(xué)鍍工藝的自選擇沉積特性，直接在銅布線上沉積鎳基合金薄膜作為防止銅腐蝕和銅向其上層介質(zhì)擴(kuò)散的覆蓋層，比采用濺射工藝減少了后續(xù)的光刻且無(wú)需昂貴的真空設(shè)備，從而既保證了銅布線的性能，又降低了制造成本。圖1為硅片上垂直互連的銅布線示意圖。